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首頁 >> 畢業論文(設計) >> 電子電工畢業論文(設計) >> EDA嵌入式實驗開發板案例設計---綜合模塊
EDA嵌入式實驗開發板案例設計---綜合模塊
資料類別
   電子電工畢業論文(設計)
課程(專業)
  電子信息工程
關鍵詞
  VHDL|EDA案例設計
適用年級
  大學
身份要求
  普通會員
金 幣
  20  (金幣如何獲得?

文件格式

  word
文件大小
  3839K
發布時間
  2019-09-24 18:55:00
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下載次數
  0
發布人   kj008

 內容簡介:
   EDA嵌入式實驗開發板案例設計---綜合模塊,畢業論文,共33頁,12409字。
  摘要
  基于自主設計的FPGA---SP6開發板的綜合模塊設計。本論文主要介紹一款采用自定義指令集的16位RISC MCU的設計與實現。采用硬件描述語言VHDL進行RTL級描述,自頂向下流程和模塊化的方法進行設計。整體上分為5級流水:取指、譯碼、執行、存儲、回寫。可以執行算術運算、邏輯運算、讀寫存儲器、IO口操作。設計了16級堆棧,可實現函數多級調用。該RISC CPU采用哈佛結構,有效的避免了流水線中的結構冒險。分析了該設計中的流水線所遇到的冒險問題,采取了一定的解決方案。并使用仿真工具Modelsim對個別模塊進行了前、后仿真,ISE軟件綜合布局布線,并在Xilinx Spartan6 LX9芯片上經過驗證。實現簡易計算器效果。
  關鍵詞:FPGA,spartan6,綜合模塊,RISC,流水線,VHDL,EDA案例設計
 
  目錄
  摘 要 III
  Abstract IV
  目錄 V
  1 緒論 7
  1.1課題的來源 7
  1.2課題的意義 7
  1.3 FPG案例開發國內外發展現狀 8
  1.4 RISC CPU國內外發展現狀 9
  1.5課題研究的主要內容 9
  2方案設計與總體設計 10
  2.1 RISC CPU的方案設計 10
  2.2方案評價 10
  2.3 流水線 11
  2.3.1 流水線的簡單介紹 11
  2.3.1 流水線的冒險分析及處理 12
  2.4 RISC CPU的總體設計 14
  3 FPGA設計 17
  3.1 頂層模塊的設計 17
  3.1.1 分頻模塊 18
  3.1.2 程序存儲器 18
  3.1.3 IF/ID流水線寄存器 18
  3.1.4 DEC解碼器 19
  3.1.7 ID/EXE流水線寄存器 22
  3.1.8 ALU算術邏輯單元: 22
  3.1.9 EXM/MEM流水線寄存器 23
  3.1.10 RAM數據存儲器 23
  3.1.12 多路選擇器 23
  3.1.13 MEM/WB流水線寄存器 24
  3.1.14 堆棧的設計: 24
  3.1.15 控制器 25
  3.2 整體測試 25
  結論 26
  參考文獻 27
  致謝 28
  附錄 29

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